verilog2vhdl เป็นโปรแกรมที่ได้รับการพัฒนาสำหรับผู้ที่ต้องการที่จะแปลงการออกแบบ Verilog ที่มีอยู่ใน VHDL & nbsp;. สร้าง VHDL อาจไม่ทำงานตามที่เป็นอยู่และอาจต้องมีการแก้ไขด้วยตนเองเพื่อให้แน่ใจว่าการจับคู่ชนิดข้อมูล VHDL นี้ได้รับการพัฒนาใน Java (1.6.x) ในการที่จะทำให้มันเป็นแพลตฟอร์มที่เป็นอิสระและรวมมาเป็นไฟล์ JAR ปฏิบัติการ คลิกที่นี่เพื่อดาวน์โหลดนี้นักแปลอิสระสำหรับแพลตฟอร์ม Linux และคลิกที่นี่เพื่อดาวน์โหลดได้สำหรับ Windows
การใช้งาน:
verilog2vhdl -in simple_and.v -Top simple_and_top -out simple_and.vhd
หรือ
java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -in simple_and.v -Top simple_and -out output.vhd
มีสวิทช์อื่น ๆ เช่น -only_entity ในการสร้างเพียงนิติบุคคล correspomding ไปด้านบนที่ระบุเป็น ในทำนองเดียวกันมี -only_component เพื่อสร้างการประกาศองค์ประกอบที่สอดคล้องกับโมดูลที่ระบุ
ต้องการ .
- Java 2 Standard Edition Runtime Environment
ความคิดเห็นที่ไม่พบ